Xilinx Vivado: Unterschied zwischen den Versionen
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Version vom 12. April 2018, 01:18 Uhr
Die Vivado Design Suite wird benötigt, um eine mittels HDL beschriebene Schaltung zu analysieren und als Netzliste für ein Xilinx FPGA der Serie 7 zu synthetisieren.
Inhaltsverzeichnis
Installation
Lizenz besorgen
Bei Xilinx registrieren und eine Kostenlose Vivado HL WebPACK Edition Lizenz erstellen. Da man unbedingt eine Firma angeben muss:
- den Hackerspace als Firma eintragen
- die Uni und die Uni-E-Mail eintragen (dadurch Teilnahme am University Program mit Workshops und Foo und so)
Eine Änderungsmöglichkeit der E-Mail Adresse habe ich noch nicht entdeckt; also sorge dafür, dass sie Dir nicht enteignet wird.
Eine Lizenzdatei (.lic) wird als E-Mail gesendet. Man kann sie aber auch noch zusätzlich selbst herunterladen.
Programm besorgen (optional)
hier herunterladen. Und dann entpacken.
Programm installieren
Auf dem Datending ist es bereits heruntergeladen und entpackt. Einfach /mnt/datending/software/Xilinx/vivado/2018.1/xsetup oder halt das
xsetup von der eigenen Festplatte ausführen. Je nach Installationsart werden 16 bis 22 GiB Festplattenspeicher und je nach Computerleistung 0,2 bis 3 h benötigt (man hat es ganz hipp mit XZ komprimiert).
Nach der Begrüßung müssen der bereits erstellte Nutzername und das Passwort eingegeben werden. Danach müssen die Bedingungen akzeptiert werden. Die sind schon heftig, deshalb kann Lesen nicht schaden.
Programm „verdongeln“
Die WebPACK Edition hat eigentlich keine Einschränkungen an die Systemumgebung. Die Lizenzdatei muss einfach nur da sein und Ruhe ist. Um die Lizenz ein zu pflegen, einfach die Xilinx.lic nach /~.Xilinx verschieben oder ganz einfach mühsam den License Manager bemühen, der nach unzähligen unsäglichen Klicks genau dies erledigt.
Ausführung
Irgendwo in den Anwendungen sind neue Icons mit Namen aufgetaucht – einfach anklicken.
Tipps, Tricks und Weisheiten
- eine Netzliste zu erstellen kann schon mal einige Stunden dauern
- je mehr RAM man hat, desto weniger idelt die CPU
- unter 4 GiB kann es schon mal länger dauern
- je „größer“ ein FPGA, desto länger dauert es eine Netzliste zu erstellen
- ein einfaches Projekt (ein paar Gatter und ein UART) für den Artix-7 benötigt um die 4 min
- ein Mandelbrot Projekt braucht mindestens 8 GiB und 2 h bei 8 Kernen oder 6 h bei einem Kern (@2,4 GHz)
